Optimisations pour la synthèse haut niveau des systèmes embarqués configurables

Abstract

Pour bien maitriser les complexités grandissantes des systèmes micro- électroniques et pour assurer des augmentations en productivité, les concepteurs de SoCs devront effectuer la modélisation, la conception, la synthèse et la validation en des niveaux élevés d'abstraction. La synthèse haut niveau ou le high level synthesis (HLS) répond adéquatement aux exigences de productivité auxquelles se trouvent confrontés aujourd'hui les confectionneurs des systèmes embarqués. Le perfectionnement de la qualité des solutions générées par le HLS conduira à promouvoir encore davantage son adoption à grande échelle auprès des industriels et aussi en milieu académique. Dans cette thèse on s'est attaché à déterminer les conduites à adopter lors du développement d'un outil HLS pour rendre beaucoup plus efficaces les solutions générées. Plus spécifiquement on propose des stratégies pour l'exploitation du parallélisme intrinsèque des algorithmes en vue de faire des améliorations franches en latence et en cadence. Les schémas d'interdépendances souvent assez complexes dans les algorithmes limitent potentiellement le pouvoir à faire des exploitations ultimes du parallélisme. On propose une plateforme logicielle où la partie frontale est formée d'un compilateur compatible C et un module d'instrumentation de code permettant une libération able du parallélisme. La dissociation du parallélisme est opérée en menant des discriminations explicites des dépendances dans les régions de code critiques faites à l'issue d'une élaboration de graphes de ots de données Data Flow Graphs (DFG). Nos analyses ont conduit à prévoir deux types d'architectures cibles dans la phase d'implémentation qui vient juste succéder aux étapes de transformations et de partitionnement. Il s'est avéré adéquat de considérer des instances de processeurs VLIW et aussi des unités de traitement ou Processing Units (PU) SIMD pour les vectorisations. Le potentiel d'instrumentation du Framework a été démontré en recensant le potentiel parallèle intrinsèque dans la suite de programmes formant le Benchmark CHStone.Pour bien maitriser les complexités grandissantes des systèmes micro- électroniques et pour assurer des augmentations en productivité, les concepteurs de SoCs devront effectuer la modélisation, la conception, la synthèse et la validation en des niveaux élevés d'abstraction. La synthèse haut niveau ou le high level synthesis (HLS) répond adéquatement aux exigences de productivité auxquelles se trouvent confrontés aujourd'hui les confectionneurs des systèmes embarqués. Le perfectionnement de la qualité des solutions générées par le HLS conduira à promouvoir encore davantage son adoption à grande échelle auprès des industriels et aussi en milieu académique. Dans cette thèse on s'est attaché à déterminer les conduites à adopter lors du développement d'un outil HLS pour rendre beaucoup plus efficaces les solutions générées. Plus spécifiquement on propose des stratégies pour l'exploitation du parallélisme intrinsèque des algorithmes en vue de faire des améliorations franches en latence et en cadence. Les schémas d'interdépendances souvent assez complexes dans les algorithmes limitent potentiellement le pouvoir à faire des exploitations ultimes du parallélisme. On propose une plateforme logicielle où la partie frontale est formée d'un compilateur compatible C et un module d'instrumentation de code permettant une libération able du parallélisme. La dissociation du parallélisme est opérée en menant des discriminations explicites des dépendances dans les régions de code critiques faites à l'issue d'une élaboration de graphes de ots de données Data Flow Graphs (DFG).