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Titre: Développement des techniques de test pour des circuits analogiques intégrés de type S.S.I.
Auteur(s): Bourouba, Nacereddine
Mots-clés: test fonctionnel
macromodèle
approche PWL
groupe d’ambiguïté
détectabilité
simulation de fautes
Date de publication: 24-avr-2018
Résumé: L’évolution de la technologie des circuits intégrés a permis une intégration hautement élevée en nombre de transistors sur une puce de silicium aussi petite qu’elle soit. Les composants constituent ensemble des circuits numériques ou analogiques. Seulement le premier type de circuit est très complexe et occupe presque la totalité de la surface. Les circuits analogiques, quoique moins complexes, sont devenus de plus en plus nécessaires dans le monde de l’électronique. Cette nécessité est due à l’importance dans les domaines de télécommunication, de l’avionique, du biomédical mais aussi par leur rôle d’interface entre les systèmes électroniques presque totalement numérisés et le monde extérieur à nature analogique. L’apparition de nouvelles technologies des circuits telles que celle des ASICs, des systèmes mixtes, a conduit à l’intégration de la partie analogique cote à cote avec la partie numérique. En conséquence, cette intégration a conduit à une réduction dans la taille du circuit et à faible coût de revient. Cependant, ce genre de circuit devient difficile à tester à cause des points d’accès trop restreints. Cette situation a poussé leur coût de test à croître considérablement. Ces circuits analogiques ressemblent par leur fonction à ceux à faible taux d’intégration de type S.S.I. (Small scale intégration). Ceci pourra conduire à une similitude dans leur test au niveau fonctionnel et pour plusieurs variantes telles que le gain en tension, la phase, les résistances d’entrée et de sortie etc. . Des techniques de test ont été appliquées à ces circuits analogiques à savoir le test fonctionnel, l’amélioration de la détection, la simulation des fautes. Le premier type test a été développé au niveau de la fonction du circuit pour les deux raisons qui suivent et dont l’objectif est la réduction du temps de test et de celui de simulation : 1- produire des macromodèles ou modèles fonctionnels en utilisant la technique d’approximation par segments linéaires (P.W.L.) sur les caractéristiques de transfert, d’entrée et de sortie. Cette technique a permet d’obtenir un modèle électrique simplifié auquel est adjoint des équations linéaires décrivant la fonction du circuit. Un regain en temps de simulation est atteint par cette approche. 2- Développer le test fonctionnel par injection des fautes au niveau du circuit. L’approche de compactage de fautes en groupe d’ambiguïté ou d’équivalence a fait apparaître la redondance dans le processus de la simulation de fautes qu’il faut supprimer car la détection de l’une suffit pour la détection des autres. Cette suppression conduit sans doute en une réduction du temps de simulation. La simulation de fautes par le moyen de PSICE a permis l établissement du dictionnaire de fautes détectables ou non en mode DC pour des signaux de tensions. L’amélioration de la détection s’est rendue possible par l’usage du mode DC mais basé sur le courant d’alimentation comme paramètre de test.
URI/URL: http://dspace.univ-setif.dz:8888/jspui/handle/123456789/1373
Collection(s) :Thèses de doctorat

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